Verilog

Verilog（ヴェリログ）は、1980年代に電子回路設計用に開発され、後にIEEEによって標準化された、デジタル回路の構造および動作を記述するハードウェア記述言語である。主に半導体および集積回路の設計分野において、回路をレジスタ転送レベルやゲートレベルで表現し、コンピュータ上のシミュレーションによって機能やタイミングを検証する用途で広く用いられる。